Симулятор электрических цепей Qucs 0.0.16 и VHDL-симулятор FreeHDL 0.0.8
По прошествии чуть менее двух лет(!) с выпуска 0.0.15 проект открытого свободного симулятора электрических цепей Qucs (Quite Universal Circuit Simulator) 17 марта 2011 года разродился версией 0.0.16.
В один день с ней была выпущена версия 0.0.8 симулятора VHDL для Linux — FreeHDL, версия 0.0.7 которого датируется 27-ым апреля 2009 года.
Qucs предоставляет базирующуюся на Qt графическую среду для разработки электрических/электронных цепей, симулятор, позволяющий проводить моделирование этих цепей для различных входных сигналов, в том числе с учётом шумов, а также широкий набор средств визуализации.
FreeHDL — проект по разработке открытого свободного VHDL-93 совместимого симулятора VHDL с отладчиком и графическим средством просмотра временных диаграмм.
FreeHDL используется в Qucs для моделирования цифровых схем.
Новенькое в выпуске:
- Интерактивный GNU/Octave интерфейс
- Поддержка экспорта C++ кода изображений вентилей, ассоциированных с файлами Verilog-A, и прямая ассоциация изображений вентилей с Verilog-HDL, Verilog-A и кодом VHDL
- В подсхемах Verilog-HDL и VHDL теперь могут использоваться уравнения
- Подсветка синтаксиса Octave, Verilog-HDL и Verilog-A в текстовых документах
- Прекомпилированные модули и библиотеки VHDL, собранные из пользовательского кода VHDL
- Некоторые новые компоненты, такие как модели транзисторов NIGBT, HICUM L2 v2.24, HICUM L0 v1.2g и HICUM L0 v1.3, туннельные диоды, идеальные связанные линии передачи и гибридный мост (ответвитель)
- В «движке» симулятора реализован функционал измерительного радиоприёмника (EMI receiver)
- В консольном преобразователе файлов соединений (netlists), данных и схем qucsconv отныне поддерживается экспорт в формат Matlab v4
- Новый перевод на казахский язык
>>> Загрузить исходный код на странице проекта на sourceforge.net
>>> Roadmap проекта Qucs
