История изменений
Исправление akk, (текущая версия) :
ЛайвхакПолезный совет: тест пишете так же, как и синтезируемое устройство, то есть все сигналы формируете по клоку. Никаких задержек в явном виде. Все задержки считаете только в тактах клока, те самые
repeat(3) @(posedge clk);
Это и есть синхронный дизайн.
Верилог, конечно, корявый язык. Сочинить такой синтаксис можно, только находясь под воздействием запрещённых веществ. Начинать лучше c VHDL, он не даст вам отстрелить себе ногу.
Исходная версия akk, :
[s]Лайвхак[/s]Полезный совет: тест пишете так же, как и синтезируемое устройство, то есть все сигналы формируете по клоку. Никаких задержек в явном виде. Все задержки считаете только в тактах клока, те самые
[code]repeat(3) @(posedge clk);[/code]
Это и есть синхронный дизайн.
Верилог, конечно, корявый язык. Сочинить такой синтаксис можно, только находясь под воздействием запрещённых веществ. Начинать лучше c VHDL, он не даст вам отстрелить себе ногу.