Алгоритм умножения на логических схемах

Правда дешифратор не полный (должно быть 8 выходов, а не 7, ну это не самая главная проблема).

Ну так восьмой вывод же должен под нуль выводиться. Но нули мне не нужны т.к. 0 умножить на что угодно это 0. Проблему я вижу только в том, что схема эта будет черезмерно разрастаться при увеличении разрядности. Я сначала хотел это нарисовать для перемножения 8-битных чисел, но оценив примерный объем работ, решил сократить до 4, а потом и до 3-битных

Я глянул исходную схему чуть-чуть повнимательнее. А ты проверил - она работает? А то я на глаз что-то не могу определить.

Да, работает. В logisim тестировал на разных числах - результат был всегда правильным.

Теперь мнение по практичности. Непрактично совершенно. Если ты будешь множить 8-битные числа, то сам прикинь, сколько у тебя ресурсов сожрет твое решение.

А и не надо. Можно использовать трехбитные умножатели для реализации 8-битных, примерно как при умножении в столбик мы умножаем отдельные цифры числа с переносом

Можно использовать трехбитные умножатели для реализации 8-битных, примерно как при умножении в столбик мы умножаем отдельные цифры числа с переносом

Вот бы глянуть на такую схему.

А и не надо. Можно использовать трехбитные умножатели для реализации 8-битных, примерно как при умножении в столбик мы умножаем отдельные цифры числа с переносом

Еще глянь на LUT-based multipliers как вариант реализации. Их можно объединить по алгоритму Бута в умножители большей разрядности.

Тьфу ты, зашел сюда не верилог посмотреть, а тут срамота такая) Это из верилога что ли вылезло?

Посмотри алгоритм Карацубы. Для множителей размера n он использует 3 перемножения размера n/2. Причём перемножения размера n/2 можно вычислять дальнейшим разбиением до n/4 и так далее пока мы не дойдём до однобитного перемножения.

Верилог тут притом, что я это хочу на верилоге переписать

Посмотри алгоритм Карацубы.

Понятно что у математиков все просто и понятно. Нарисовал пару формул и хорошо. Я про то как это будет в логических элементах выглядеть.
Изначально то я спрашивал про то как исходную модель ТС-а каскадировать.
Самая содомия именно в железе.
Из производственного. К virtex6 подключены 8 SPF+. Нужно через них осуществлять коммуникацию с внешним миром. Транссиверы подключены каждый к своему GTX. И у каждого по 32+32 линии данных (на чтение и на запись). Вот вам уже 512 линии которые должны быть строго синхронные. Попробуйте протащить их через весь кристалл.

Простите за оффтоп, но даже самые младшие FPGA типа cyclone II или spartan 3 уже содержат в себе выделенные блоки умножения. А так иногда лучше несколько коротких тактов, чем один но с большой задержкой.

хе, ну может я хочу это в кристалле сделать (мечты)

А самые интересные FPGA, для которых есть open source toolchain (ice40) никаких dsp slices не имеют.